布局傳輸延遲該怎么計(jì)算的

　　這篇文章主要為大家介紹了在綜合布線時(shí)，我們?cè)趺慈ビ?jì)算布局傳輸延遲，下面學(xué)習(xí)啦小編介紹了PCB中布線的傳播延時(shí)公式和計(jì)算方法，歡迎大家前來閱讀!

　　傳播延時(shí)(tPD)是信號(hào)從一個(gè)點(diǎn)傳播到另一個(gè)點(diǎn)所需要的時(shí)間。傳輸線傳播延時(shí)是材料相對(duì)介電常數(shù)的函數(shù)。

　　微帶布局傳播延時(shí)

　　您可以使用公式 5 來計(jì)算微帶線布局傳播延時(shí)。

　　公式 5：

　　帶狀線布局傳播延時(shí)

　　您可以使用公式 6 來計(jì)算帶狀線布局傳播延時(shí)。

　　公式 6：

　　圖1 顯示了微帶線和帶狀線傳播延時(shí)與相對(duì)介電常數(shù)的關(guān)系。隨著 εr 的增大，傳播延時(shí)(tPD)也在增大。

　　圖1.微帶線和帶狀線傳播延時(shí)和相對(duì)介電常數(shù)的關(guān)系

　　F=0.5/Tr

　　Tr是信號(hào)的上升時(shí)間，一般指信號(hào)從10%上升到90%或從20%上升到80%的時(shí)間，是否高頻電路取決于信號(hào)上升/下降沿，而不是時(shí)鐘頻率。

　　F2=1/(Tr×π)> 100M 或者 系統(tǒng)時(shí)鐘>50M 或者 采用了上升/下降時(shí)間小于5ns的器件或者是數(shù)?；旌想娐?都應(yīng)按高頻電路設(shè)計(jì)。

　　另外還有一個(gè)以前別人問沒答對(duì)的：

　　PCB板每單位英寸走線帶來的延時(shí)Tpd可按0.167ns估算，即約15.2cm帶來1ns延時(shí)。Tr > 4 Tpd才能保證信號(hào)落在安全區(qū)。

　　和文檔給出這個(gè)數(shù)據(jù)時(shí)沒有討論分布參數(shù)，介質(zhì)及其它任何參數(shù)，是有問題。這個(gè)只限于以后面試或筆試時(shí)的回答參考，另外水母精華區(qū)也有“30cm帶來2ns時(shí)延”的說法。

　　PS：抄一個(gè)估算的方法做參考，大家討論一下正確性：

　　微帶線線寬10mil，覆銅厚度1mil，板間距30mil，介質(zhì)ε取5(FR4好像是4.5左右吧)

　　Tpd=1.017×Power((0.456×ε+0.67),0.5) ns/ft

　　=1.747 ns/ft

　　我忽然發(fā)現(xiàn)原來大家實(shí)際上就是在計(jì)算微帶線相關(guān)的一些參數(shù)

　　兩個(gè)常被參考的特性阻抗公式：

　　a.微帶線(microstrip)

　　Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)] 其中，W為線寬，T為走線的銅皮厚度，H為走線到參考平面的距離，Er是PCB板材質(zhì)的介電常數(shù)(dielectric constant)。此公式必須在0.1<(W/H)<2.0及1<(Er)<15的情況才能應(yīng)用。

　　b.帶狀線(stripline)

　　Z=[60/sqrt(Er)]ln{4H/[0.67π(T+0.8W)]} 其中，H為兩參考平面的距離，并且走線位于兩參考平面的中間。此公式必須在W/H<0.35及T/H<0.25的情況才能應(yīng)用。

　　通常認(rèn)為如果數(shù)字邏輯電路的頻率達(dá)到或者超過45MHZ~50MHZ，而且工作在這個(gè)頻率之上的電路已經(jīng)占到了整個(gè)電子系統(tǒng)一定的份量(比如說1/3)，就稱為高速電路。

　　實(shí)際上，信號(hào)邊沿的諧波頻率比信號(hào)本身的頻率高，是信號(hào)快速變化的上升沿與下降沿(或稱信號(hào)的跳變)引發(fā)了信號(hào)傳輸?shù)姆穷A(yù)期結(jié)果。因此，通常約定如果線傳播延時(shí)大于1/2數(shù)字信號(hào)驅(qū)動(dòng)端的上升時(shí)間，則認(rèn)為此類信號(hào)是高速信號(hào)并產(chǎn)生傳輸線效應(yīng)。

　　信號(hào)的傳遞發(fā)生在信號(hào)狀態(tài)改變的瞬間，如上升或下降時(shí)間。信號(hào)從驅(qū)動(dòng)端到接收端經(jīng)過一段固定的時(shí)間，如果傳輸時(shí)間小于1/2的上升或下降時(shí)間，那么來自接收端的反射信號(hào)將在信號(hào)改變狀態(tài)之前到達(dá)驅(qū)動(dòng)端。反之，反射信號(hào)將在信號(hào)改變狀態(tài)之后到達(dá)驅(qū)動(dòng)端。如果反射信號(hào)很強(qiáng)，疊加的波形就有可能會(huì)改變邏輯狀態(tài)。

　　上面我們定義了傳輸線效應(yīng)發(fā)生的前提條件，但是如何得知線延時(shí)是否大于1/2驅(qū)動(dòng)端的信號(hào)上升時(shí)間? 一般地，信號(hào)上升時(shí)間的典型值可通過器件手冊(cè)給出，而信號(hào)的傳播時(shí)間在PCB設(shè)計(jì)中由實(shí)際布線長(zhǎng)度決定。

　　PCB 板上每單位英寸的延時(shí)為 0.167ns.。但是，如果過孔多，器件管腳多，網(wǎng)線上設(shè)置的約束多，延時(shí)將增大。通常高速邏輯器件的信號(hào)上升時(shí)間大約為0.2ns。如果板上有GaAs芯片，則最大布線長(zhǎng)度為7.62mm。 設(shè)Tr 為信號(hào)上升時(shí)間， Tpd 為信號(hào)線傳播延時(shí)。如果Tr≥4Tpd，信號(hào)落在安全區(qū)域。如果2Tpd≥Tr≥4Tpd，信號(hào)落在不確定區(qū)域。如果Tr≤2Tpd，信號(hào)落在問題區(qū)域。對(duì)于落在不確定區(qū)域及問題區(qū)域的信號(hào)，應(yīng)該使用高速布線方法。

　　總結(jié)

　　試驗(yàn)者計(jì)算了布線的要求和等長(zhǎng)的計(jì)算，大概可以得到線長(zhǎng)的差距誤差為600mil以內(nèi)。2410的Tr=0.2ns [1/500MHz] Tpd = 1/4*Tr = 0.05ns 允許的信號(hào)線差異為： 0.05ns/(0.167ns/英寸) = 0.2994英寸 = 299.4mil = 7.5mm。